gitextract_wf1zodea/ ├── .gitignore ├── .gitmodules ├── LICENSE ├── README.md ├── Tests/ │ ├── Makefile │ ├── README.txt │ ├── Run_regression.py │ └── isa/ │ ├── rv32mi-p-breakpoint │ ├── rv32mi-p-breakpoint.dump │ ├── rv32mi-p-csr │ ├── rv32mi-p-csr.dump │ ├── rv32mi-p-illegal │ ├── rv32mi-p-illegal.dump │ ├── rv32mi-p-ma_addr │ ├── rv32mi-p-ma_addr.dump │ ├── rv32mi-p-ma_fetch │ ├── rv32mi-p-ma_fetch.dump │ ├── rv32mi-p-mcsr │ ├── rv32mi-p-mcsr.dump │ ├── rv32mi-p-sbreak │ ├── rv32mi-p-sbreak.dump │ ├── rv32mi-p-scall │ ├── rv32mi-p-scall.dump │ ├── rv32mi-p-shamt │ ├── rv32mi-p-shamt.dump │ ├── rv32si-p-csr │ ├── rv32si-p-csr.dump │ ├── rv32si-p-dirty │ ├── rv32si-p-dirty.dump │ ├── rv32si-p-ma_fetch │ ├── rv32si-p-ma_fetch.dump │ ├── rv32si-p-sbreak │ ├── rv32si-p-sbreak.dump │ ├── rv32si-p-scall │ ├── rv32si-p-scall.dump │ ├── rv32si-p-wfi │ ├── rv32si-p-wfi.dump │ ├── rv32ua-p-amoadd_w │ ├── rv32ua-p-amoadd_w.dump │ ├── rv32ua-p-amoand_w │ ├── rv32ua-p-amoand_w.dump │ ├── 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├── mkAXI4_Deburster_A.v │ │ ├── mkAluDispToRegFifo.v │ │ ├── mkAluExeToFinFifo.v │ │ ├── mkAluRegToExeFifo.v │ │ ├── mkBht.v │ │ ├── mkBoot_ROM.v │ │ ├── mkCore.v │ │ ├── mkCoreW.v │ │ ├── mkDCRqMshrWrapper.v │ │ ├── mkDPRqMshrWrapper.v │ │ ├── mkDPipeline.v │ │ ├── mkDTlbSynth.v │ │ ├── mkDirPredictor.v │ │ ├── mkDivExecQ.v │ │ ├── mkDoubleDiv.v │ │ ├── mkDoubleFMA.v │ │ ├── mkDoubleSqrt.v │ │ ├── mkDummyStoreBuffer.v │ │ ├── mkEpochManager.v │ │ ├── mkFabric.v │ │ ├── mkFabric_2x3.v │ │ ├── mkFabric_AXI4.v │ │ ├── mkFetchStage.v │ │ ├── mkFmaExecQ.v │ │ ├── mkFpuMulDivDispToRegFifo.v │ │ ├── mkFpuMulDivRegToExeFifo.v │ │ ├── mkGSelectGHistReg.v │ │ ├── mkGSelectPred.v │ │ ├── mkGShareGHistReg.v │ │ ├── mkGSharePred.v │ │ ├── mkIBankWrapper.v │ │ ├── mkICRqMshrWrapper.v │ │ ├── mkICoCache.v │ │ ├── mkIPRqMshrWrapper.v │ │ ├── mkIPipeline.v │ │ ├── mkITlb.v │ │ ├── mkL2Tlb.v │ │ ├── mkLLCache.v │ │ ├── mkLLPipeline.v │ │ ├── mkLSQIssueLdQ.v │ │ ├── mkLastLvCRqMshr.v │ │ ├── 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MMIO_AXI4_Adapter.bsv │ │ ├── Proc.bsv │ │ └── Proc_IFC.bsv │ ├── Core/ │ │ ├── CoreW.bsv │ │ ├── CoreW_IFC.bsv │ │ ├── Fabric_Defs.bsv │ │ ├── TV_Encode.bsv │ │ ├── TV_Taps.bsv │ │ ├── Trace_Data2.bsv │ │ └── Trace_Data2_to_Trace_Data.bsv │ ├── Debug_Module/ │ │ ├── DM_Abstract_Commands.bsv │ │ ├── DM_CPU_Req_Rsp.bsv │ │ ├── DM_Common.bsv │ │ ├── DM_Run_Control.bsv │ │ ├── DM_System_Bus.bsv │ │ ├── Debug_Module.bsv │ │ ├── README.txt │ │ └── Test/ │ │ ├── Makefile │ │ └── Testbench.bsv │ ├── ISA/ │ │ ├── ISA_Decls.bsv │ │ ├── ISA_Decls_C.bsv │ │ ├── ISA_Decls_Priv_M.bsv │ │ ├── ISA_Decls_Priv_S.bsv │ │ └── TV_Info.bsv │ ├── PLIC/ │ │ ├── Makefile │ │ ├── PLIC.bsv │ │ ├── PLIC_16_CoreNumX2_7.bsv │ │ ├── README_PLIC.txt │ │ └── Test_PLIC.bsv │ └── RISCY_OOO/ │ ├── LICENSE_RISCY-OOO │ ├── Makefile │ ├── coherence/ │ │ └── src/ │ │ ├── CCPipe.bsv │ │ ├── CCTypes.bsv │ │ ├── CrossBar.bsv │ │ ├── IBank.bsv │ │ ├── ICRqMshr.bsv │ │ ├── IPRqMshr.bsv │ │ ├── L1Bank.bsv │ │ ├── L1CRqMshr.bsv │ │ ├── L1PRqMshr.bsv │ │ ├── L1Pipe.bsv │ │ ├── LLBank.bsv │ │ ├── LLCRqMshr.bsv │ │ ├── LLPipe.bsv │ │ ├── MshrDeadlockChecker.bsv │ │ ├── Prefetcher.bsv │ │ ├── RWBramCore.bsv │ │ ├── RandomReplace.bsv │ │ ├── SelfInvIBank.bsv │ │ ├── SelfInvIPipe.bsv │ │ ├── SelfInvL1Bank.bsv │ │ ├── SelfInvL1Pipe.bsv │ │ ├── SelfInvLLBank.bsv │ │ └── SelfInvLLPipe.bsv │ ├── connectal/ │ │ ├── bsv/ │ │ │ ├── ConnectalBramFifo.bsv │ │ │ └── ConnectalClocks.bsv │ │ ├── lib/ │ │ │ └── bsv/ │ │ │ └── Arith.bsv │ │ └── tests/ │ │ └── spi/ │ │ └── ConnectalProjectConfig.bsv │ ├── fpgautils/ │ │ ├── lib/ │ │ │ ├── DramCommon.bsv │ │ │ ├── ResetGuard.bsv │ │ │ ├── SyncFifo.bsv │ │ │ ├── WaitAutoReset.bsv │ │ │ ├── XilinxFpu.bsv │ │ │ ├── XilinxIntDiv.bsv │ │ │ ├── XilinxIntMul.bsv │ │ │ └── XilinxSyncFifo.bsv │ │ └── xilinx/ │ │ ├── fpu/ │ │ │ ├── fp_div_sim.v │ │ │ ├── fp_fma_sim.v │ │ │ └── fp_sqrt_sim.v │ │ └── reset_regs/ │ │ └── reset_guard.v │ └── procs/ │ ├── RV64G_OOO/ │ │ ├── AluExePipeline.bsv │ │ ├── CommitStage.bsv │ │ ├── FetchStage.bsv │ │ ├── FpuMulDivExePipeline.bsv │ │ ├── MemExePipeline.bsv │ │ ├── ProcConfig.bsv │ │ ├── RFileSynth.bsv │ │ ├── RenameStage.bsv │ │ ├── ReorderBufferSynth.bsv │ │ ├── ReservationStationAlu.bsv │ │ ├── ReservationStationFpuMulDiv.bsv │ │ ├── ReservationStationMem.bsv │ │ ├── ScoreboardSynth.bsv │ │ └── SynthParam.bsv │ └── lib/ │ ├── Amo.bsv │ ├── Bht.bsv │ ├── BrPred.bsv │ ├── Btb.bsv │ ├── Bypass.bsv │ ├── CacheUtils.bsv │ ├── ConcatReg.bsv │ ├── DTlb.bsv │ ├── Decode.bsv │ ├── DirPredictor.bsv │ ├── Ehr.bsv │ ├── EpochManager.bsv │ ├── Exec.bsv │ ├── FP_Utils.bsv │ ├── Fifos.bsv │ ├── Fpu.bsv │ ├── FullAssocTlb.bsv │ ├── GSelectPred.bsv │ ├── GSharePred.bsv │ ├── GlobalBrHistReg.bsv │ ├── GlobalSpecUpdate.bsv │ ├── HasSpecBits.bsv │ ├── ITlb.bsv │ ├── IndexedMultiset.bsv │ ├── L1CoCache.bsv │ ├── L1LLConnect.bsv │ ├── L2SetAssocTlb.bsv │ ├── L2Tlb.bsv │ ├── LLCDmaConnect.bsv │ ├── LLCRqMshrSecureModel.bsv │ ├── LLCache.bsv │ ├── LatencyTimer.bsv │ ├── MMIOAddrs.bsv │ ├── MMIOCore.bsv │ ├── MMIOInst.bsv │ ├── Map.bsv │ ├── MemLoader.bsv │ ├── MemLoaderIF.bsv │ ├── MemoryTypes.bsv │ ├── MsgFifo.bsv │ ├── MulDiv.bsv │ ├── Performance.bsv │ ├── PhysRFile.bsv │ ├── ProcTypes.bsv │ ├── Ras.bsv │ ├── RenameDebugIF.bsv │ ├── RenamingTable.bsv │ ├── ReorderBuffer.bsv │ ├── ReservationStationEhr.bsv │ ├── SafeCounter.bsv │ ├── Scoreboard.bsv │ ├── SetAssocTlb.bsv │ ├── SpecFifo.bsv │ ├── SpecPoisonFifo.bsv │ ├── SpecTagManager.bsv │ ├── SplitLSQ.bsv │ ├── StoreBuffer.bsv │ ├── TlbConnect.bsv │ ├── TlbTypes.bsv │ ├── TourPred.bsv │ ├── TourPredSecure.bsv │ ├── TranslationCache.bsv │ ├── Types.bsv │ └── VerificationPacket.bsv ├── src_SSITH_P3/ │ ├── Makefile │ ├── README.txt │ ├── Verilog_RTL/ │ │ ├── mkAluDispToRegFifo.v │ │ ├── mkAluExeToFinFifo.v │ │ ├── mkAluRegToExeFifo.v │ │ ├── mkBht.v │ │ ├── mkCore.v │ │ ├── mkCoreW.v │ │ ├── mkDCRqMshrWrapper.v │ │ ├── mkDM_Abstract_Commands.v │ │ ├── mkDM_CSR_Tap.v │ │ ├── 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