gitextract_1qfjctmx/ ├── .github/ │ └── workflows/ │ └── ci.yml ├── .gitignore ├── COPYING ├── CodeOfConduct ├── README.md ├── bus/ │ ├── rvfi_bus_axi4.sv │ └── rvfi_bus_util.sv ├── checks/ │ ├── genchecks.py │ ├── rvfi_bus_dmem_check.sv │ ├── rvfi_bus_dmem_fault_check.sv │ ├── rvfi_bus_dmem_io_order_check.sv │ ├── rvfi_bus_dmem_io_read_check.sv │ ├── rvfi_bus_dmem_io_read_fault_check.sv │ ├── rvfi_bus_dmem_io_write_check.sv │ ├── rvfi_bus_dmem_io_write_fault_check.sv │ ├── rvfi_bus_imem_check.sv │ ├── rvfi_bus_imem_fault_check.sv │ ├── rvfi_causal_check.sv │ ├── rvfi_causal_io_check.sv │ ├── rvfi_causal_mem_check.sv │ ├── rvfi_channel.sv │ ├── rvfi_cover_check.sv │ ├── rvfi_csr_ill_check.sv │ ├── rvfi_csrc_any_check.sv │ ├── rvfi_csrc_const_check.sv │ ├── rvfi_csrc_hpm_check.sv │ ├── rvfi_csrc_inc_check.sv │ ├── rvfi_csrc_upcnt_check.sv │ ├── rvfi_csrc_zero_check.sv │ ├── rvfi_csrw_check.sv │ ├── rvfi_dmem_check.sv │ ├── rvfi_fault_check.sv │ ├── rvfi_hang_check.sv │ ├── rvfi_ill_check.sv │ ├── rvfi_imem_check.sv │ ├── rvfi_insn_check.sv │ ├── rvfi_liveness_check.sv │ ├── rvfi_macros.py │ ├── rvfi_macros.vh │ ├── rvfi_pc_bwd_check.sv │ ├── rvfi_pc_fwd_check.sv │ ├── rvfi_reg_check.sv │ ├── rvfi_testbench.sv │ └── rvfi_unique_check.sv ├── cores/ │ ├── VexRiscv/ │ │ ├── .gitignore │ │ ├── README.md │ │ ├── VexRiscv.v │ │ ├── checks.cfg │ │ ├── disasm.py │ │ ├── dmemcheck.sby │ │ ├── dmemcheck.sv │ │ ├── imemcheck.sby │ │ ├── imemcheck.sv │ │ └── wrapper.sv │ ├── nerv/ │ │ ├── .gitignore │ │ ├── COPYING │ │ ├── Makefile │ │ ├── README.md │ │ ├── axi_cache/ │ │ │ ├── .gitignore │ │ │ ├── Makefile │ │ │ ├── README.md │ │ │ ├── axi_ram.v │ │ │ ├── checks_axi.cfg │ │ │ ├── checks_internal.cfg │ │ │ ├── firmware.c │ │ │ ├── nerv_axi_cache.sv │ │ │ ├── nerv_axi_cache_dcache.sv │ │ │ ├── nerv_axi_cache_icache.sv │ │ │ ├── testbench_axi.sv │ │ │ ├── testbench_internal.sv │ │ │ ├── verify_axi.sby │ │ │ ├── verify_axi.sv │ │ │ ├── wrapper_axi.sv │ │ │ └── wrapper_internal.sv │ │ ├── cexdata.sh │ │ ├── checks.cfg │ │ ├── disasm.py │ │ ├── examples/ │ │ │ └── icebreaker/ │ │ │ ├── .gitignore │ │ │ ├── Makefile │ │ │ ├── README.md │ │ │ ├── firmware.c │ │ │ ├── firmware.s │ │ │ ├── icebreaker.pcf │ │ │ ├── sections.lds │ │ │ ├── testbench.gtkw │ │ │ ├── testbench.sv │ │ │ └── top.v │ │ ├── firmware.c │ │ ├── firmware.s │ │ ├── imemcheck.sby │ │ ├── imemcheck.sv │ │ ├── nerv.sv │ │ ├── nervsoc.sv │ │ ├── sections.lds │ │ ├── testbench.gtkw │ │ ├── testbench.sv │ │ ├── trace.gtkw │ │ ├── vectors.s │ │ └── wrapper.sv │ ├── picorv32/ │ │ ├── .gitignore │ │ ├── Makefile │ │ ├── README.md │ │ ├── cexdata.sh │ │ ├── checks.cfg │ │ ├── checks.gtkw │ │ ├── complete.sby │ │ ├── complete.sv │ │ ├── cover.sby │ │ ├── cover.sv │ │ ├── disasm.py │ │ ├── dmemcheck.sv │ │ ├── equiv.sh │ │ ├── honest.sby │ │ ├── honest.sv │ │ ├── imemcheck.sv │ │ ├── testbugs.sh │ │ └── wrapper.sv │ ├── rocket/ │ │ ├── .gitignore │ │ ├── README.md │ │ ├── cexdata.sh │ │ ├── checks.gtkw │ │ ├── cover.gtkw │ │ ├── cover.sby │ │ ├── cover.sv │ │ ├── coverage.sby │ │ ├── coverage.sv │ │ ├── decode.sh │ │ ├── disasm.py │ │ ├── generate.sh │ │ ├── muldivlen.py │ │ ├── muldivlen.sby │ │ ├── muldivlen.sv │ │ ├── rocketrvfi.sv │ │ ├── testbench.cc │ │ ├── testbench.sh │ │ └── wrapper.sv │ └── serv/ │ ├── .gitignore │ ├── README.md │ ├── cexdata.sh │ ├── checks.cfg │ ├── cover.gtkw │ ├── cover.sby │ ├── cover.sv │ ├── disasm.py │ ├── generate.sh │ ├── sbram.sv │ └── wrapper.sv ├── docs/ │ ├── config.md │ ├── csrs.md │ ├── examplebugs.md │ ├── procedure.md │ ├── quickstart.md │ ├── references.md │ └── rvfi.md ├── insns/ │ ├── generate.py │ ├── insn_add.v │ ├── insn_addi.v │ ├── insn_addiw.v │ ├── insn_addw.v │ ├── insn_and.v │ ├── insn_andi.v │ ├── insn_auipc.v │ ├── insn_beq.v │ ├── insn_bge.v │ ├── insn_bgeu.v │ ├── insn_blt.v │ ├── insn_bltu.v │ ├── insn_bne.v │ ├── insn_c_add.v │ ├── insn_c_addi.v │ ├── insn_c_addi16sp.v │ ├── insn_c_addi4spn.v │ ├── insn_c_addiw.v │ ├── insn_c_addw.v │ ├── insn_c_and.v │ ├── insn_c_andi.v │ ├── insn_c_beqz.v │ ├── insn_c_bnez.v │ ├── insn_c_j.v │ ├── insn_c_jal.v │ ├── insn_c_jalr.v │ ├── insn_c_jr.v │ ├── insn_c_ld.v │ ├── insn_c_ldsp.v │ ├── insn_c_li.v │ ├── insn_c_lui.v │ ├── insn_c_lw.v │ ├── insn_c_lwsp.v │ ├── insn_c_mv.v │ ├── insn_c_or.v │ ├── insn_c_sd.v │ ├── insn_c_sdsp.v │ ├── insn_c_slli.v │ ├── insn_c_srai.v │ ├── insn_c_srli.v │ ├── insn_c_sub.v │ ├── insn_c_subw.v │ ├── insn_c_sw.v │ ├── insn_c_swsp.v │ ├── insn_c_xor.v │ ├── insn_div.v │ ├── insn_divu.v │ ├── insn_divuw.v │ ├── insn_divw.v │ ├── insn_jal.v │ ├── insn_jalr.v │ ├── insn_lb.v │ ├── insn_lbu.v │ ├── insn_ld.v │ ├── insn_lh.v │ ├── insn_lhu.v │ ├── insn_lui.v │ ├── insn_lw.v │ ├── insn_lwu.v │ ├── insn_mul.v │ ├── insn_mulh.v │ ├── insn_mulhsu.v │ ├── insn_mulhu.v │ ├── insn_mulw.v │ ├── insn_or.v │ ├── insn_ori.v │ ├── insn_rem.v │ ├── insn_remu.v │ ├── insn_remuw.v │ ├── insn_remw.v │ ├── insn_sb.v │ ├── insn_sd.v │ ├── insn_sh.v │ ├── insn_sll.v │ ├── insn_slli.v │ ├── insn_slliw.v │ ├── insn_sllw.v │ ├── insn_slt.v │ ├── insn_slti.v │ ├── insn_sltiu.v │ ├── insn_sltu.v │ ├── insn_sra.v │ ├── insn_srai.v │ ├── insn_sraiw.v │ ├── insn_sraw.v │ ├── insn_srl.v │ ├── insn_srli.v │ ├── insn_srliw.v │ ├── insn_srlw.v │ ├── insn_sub.v │ ├── insn_subw.v │ ├── insn_sw.v │ ├── insn_xor.v │ ├── insn_xori.v │ ├── isa_rv32i.txt │ ├── isa_rv32i.v │ ├── isa_rv32ic.txt │ ├── isa_rv32ic.v │ ├── isa_rv32im.txt │ ├── isa_rv32im.v │ ├── isa_rv32imc.txt │ ├── isa_rv32imc.v │ ├── isa_rv64i.txt │ ├── isa_rv64i.v │ ├── isa_rv64ic.txt │ ├── isa_rv64ic.v │ ├── isa_rv64im.txt │ ├── isa_rv64im.v │ ├── isa_rv64imc.txt │ └── isa_rv64imc.v ├── monitor/ │ └── generate.py └── tests/ ├── coverage/ │ ├── .gitignore │ ├── coverage.sby │ ├── coverage.sv │ ├── generate.py │ ├── riscv_rv32i_insn.v │ ├── riscv_rv32ic_insn.v │ ├── riscv_rv64i_insn.v │ └── riscv_rv64ic_insn.v ├── semantics/ │ ├── .gitignore │ ├── Makefile │ ├── cexformat.py │ ├── makejob.py │ └── top.sv └── spike/ ├── .gitignore ├── common.h └── generate.py